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1.はじめに

2.使用される単語

3.文法定義表記方法

4.文法定義

4.1 BSDLの構造

4.2 Generic

parameter文

4.3 Logical port

description文

4.4 Standard use文

4.5 Use文

4.6 Compornent

conformance文

4.7 Device package

pinmappings文

4.8 Grouped port

identification文

4.9 Scan port

identification文

4.10 Compliance enabel

description文

4.11 Instruction register

description文

4.12 Optional register

description文

4.13 Register access

description文

4.14 Boundary register

description文

4.15 RUNBIST

description文

4.16 INTEST description

4.17 User extensions

to BSDL

4.18 Design Warning文

 

5.Standard VHDL

Package

5.1 1990年版

5.2 1994年版

5.3 2001年版

 

6.各バージョンにおける

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4.14 Bounfsry register description 

boundary−scan register description には0から LENGTH−1 (LENGTHは “4.11 Instruction register description” の <instruction length stmt> で定義されます)のバウンダリスキャンセルのリストが記述されます。セルの並びは順不同です。但し全てのセルが定義されていなければなりません。Cell 0がTDoに最も近いセルになります。

<boundary−scan register description> ::=

<boundary length stmt>

<boundary register stmt>

<boundary length stmt> ::=

attribute BOUNDARY_LENGTH of

<component name> : entity is <integer> ;

<boundary register stmt> ::=

attribute BOUNDARY_REGISTER of

<component name> : entity is

<cell table string> ;

<cell table string> ::=

W <cell table> W

<cell table> ::=

<cell entry> { , <cell entry> }

<cell entry> ::=

<cell number> ( <cell info> )

<cell number> ::= <integer>
<cell info> ::= <cell spec> [ , <disable spec> ]
<cell spec> ::=

<cell name> , <port ID or null> ,

 ,<function> , <safe bit>

<cell name> ::= <VHDL identifier>
<port ID or null> ::= <port ID> | *
<function> ::=

INPUT | OUTPUT2 | OUTPUT3

 | CONTROL | CONTROLR| INTERNAL

 | CLOCK | BIDIR | OBSERVE_ONLY

<safe bit> ::= 0 | 1 | X
<disable spec> ::=

<ccell> , <disable value>

 , <disable result>

<ccell> ::= <integer>
<disable value> ::= 0 | 1
<disable result> ::=

Z | WEAK0 | WEAK1

| PULL0 | PULL1

例:

attribute BOUNDARY_LENGTH   of sn74bct8244a : entity is 18;
attribute BOUNDARY_REGISTER of sn74bct8244a : entity is
−−num cell port function safe [ccell disval rslt]
W17 (BC_1, OE_NEG1, input, X),W &
W17 (BC_1, *, control, 1) W &
W16 (BC_1, OE_NEG2, input, X),W &
W16 (BC_1, *, control, 1) W &
W15 (BC_1, A1(1), input, X),W &
W14 (BC_1, A1(2), input, X),W &
W13 (BC_1, A1(3), input, X),W &
W12 (BC_1, A1(4), input, X),W &

W3  (BC_1, Y2(1), output3, X),W & 16, 1,  Z),W &
W2  (BC_1, Y2(2), output3, X),W & 16, 1,  Z),W &
W1  (BC_1, Y2(3), output3, X),W & 16, 1,  Z),W &
W0  (BC_1, Y2(4), output3, X),W & 16, 1,  Z) ;W

<boundary register stmt>は<cell entry>の列挙で構成される<cell table string>を含みます。<cell entry>は2つの要素(<cell number>と<cell info>)から構成されます。又その並びは順不同です。

  • <cell number>は0から LENGTH−1 (LENGTHは “4.11 Instruction register description” の <instruction length stmt> で定義されます)の範囲でなければなりません。

  • <cell info>は4つ又は7つの要素から構成されます。

全ての<cell entry>の要素は最初の4つの要素(<cell name>,<port ID or null>,<function>,<safe bit>)の値をもたなければなりません。そして出力を制御できるセル(オープンコレクタや3ステート出力)を定義した<cell entry>はさらに3つの要素(<ccell>,<disable value>,<disable result>)を持たなければなりません。<function>の値が OUTPUT あるいは BIDIR のときは、3つの要素(<ccell>,<disable value>,<disable result>)を定義しなければばりません。<function>の値がBIDIRで出力ドライバがインアクティブの場合、そのセルは受信動作を行います。<function>の値がOUTPUT2の場合、3つの要素(<ccell>,<disable value>,<disable result>)は定義される場合とされない場合があります。そしてそれは定義されるドライバびVHDL <port type>がOUT であるかどうか、又はBUFFERであるかどうかに依存します。

<cell name>の要素は使われているセル構成を定義します。そしてその値は、Standard VHDL Package 或いはユーザー指定のVHDL package で定義されている値でなければなりません。

<port ID or null>の要素はセルに対して接続される外部信号名を示します。この値は “4.3 Logical port description” で定義された名前でなければなりません。出力コントロールあるいはインターナルセルとして使用されるセルはこの要素に “*” を用います。

<function>の要素は関連するセルの主要な機能を定義します。以下に<function>で持つことができる値を示します。

説明 pin type
INPUT モニタ機能を持ち外部ピンに接続されます。 in または inout
CLOCK 外部クロック入力ピン似接続されます。 in
OUTPUT2 2値出力をもつ外部ピンに接続されます。 out,buffer,inout
OUTPUT3 3ステート出力をもつ外部ピンに接続されます。 out , inout
CONTROL 1つ以上の出力信号或いは双方向信号のイネーブル制御又は方向制御を行います。
CONTROLR 1つ以上の出力信号或いは双方向信号のイネーブル制御又は方向制御を行います。またTAPがTest−Logic−Reset 遷移状態を通るとディスエーブル状態にします。
INTERNAL デバイスの内部で使用します。外部ピンには接続されません。
BIDIR 双方向ピンに接続されます。 inout
OBSERVE_ONLY INPUTと同じ機能ですが、INTESTをサポートしません。セルのモニタ信号として使用されます。 in または inout

<safe bit>の要素は、バウンダリスキャン試験パターン生成ソフトウェアがランダムに値を選択する時、セルのCAP FFにロードされるべき値を定義します。例えば以下のような場合が考えられます。

  • 関連付けされたドライバを無効にするようなContorl Cell の値

  • INTEST実行時、ドライバに流れる電流値を最小にするような出力信号の値

  • EXTEST実行時、内部論理回路に影響を与えないようにする入力信号の値

<ccell>の要素は,対応する<port ID>の出力をディスエーブルにするコントロールセルの<cell number>を示します。

<disable value>の要素は、対応する<port ID>の出力をディスエーブルにするための<ccell>の値を示します。

<disable result>の要素は、対応する<port ID>の出力がディスエーブルになった場合の出力ドライバの状態を示します。設定できる値には以下のものがあります。

ハイ・インピーダンス(Hi−Z)状態 :Z
外部プルダウンによるWeak“0”状態 :WEAK0
外部プルダアップよるWeak“1”状態 :WEAK1
内部プルダウンによるWeak“0”状態 :PULL0
内部プルダアップよるWeak“1”状態 :PULL1