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1.はじめに

2.使用される単語

3.文法定義表記方法

4.文法定義

4.1 BSDLの構造

4.2 Generic

parameter文

4.3 Logical port

description文

4.4 Standard use文

4.5 Use文

4.6 Compornent

conformance文

4.7 Device package

pinmappings文

4.8 Grouped port

identification文

4.9 Scan port

identification文

4.10 Compliance enabel

description文

4.11 Instruction register

description文

4.12 Optional register

description文

4.13 Register access

description文

4.14 Boundary register

description文

4.15 RUNBIST

description文

4.16 INTEST description

4.17 User extensions

to BSDL

4.18 Design Warning文

 

5.Standard VHDL

Package

5.1 1990年版

5.2 1994年版

5.3 2001年版

 

6.各バージョンにおける

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4.16 INTEST description 

INTEST description 文は デバイスの INTEST を実行する際、設定するテストパターンの条件と、INTEST を実行している間の、デバイスの外部状態を定義します。

INTESTのためのテストパターンは、IEEE Std.1149.1b では定義されません。そのパターンは別の方法で提供されます。

<intest description> ::=

attribute INTEST_EXECUTION of

<component name> entity is

W <intest execution sequence> W;

<intest execution sequence> ::= <wait spec> , <pin spec>
<wait spec> ::= WAIT_DURATION( <duration spec> )
<duration spec> ::=

<clock cycles list> | <time>

[ , <clock cycles list> ]

<clock cycles list> ::= <clock cycles> { , <clock cycles> }
<time> ::= <real number>
<clock cycles> ::= <port ID> <integer>
<pin spec> ::= OBSERVING <condition> AT_PINS

 

例:

attribute INTEST_EXECUTION of xxCPU : entity is
WWait_Duration (1.0e−3),W&
WObserving HIGHZ At_PinsW;